Tesis
Diseño e implementación de un temporizador programable en FPGA utilizando lenguaje VERILOG
Fecha
2017-04-27Registro en:
Valgañon Medécigo Daniel. Diseño e implementación de un temporizador programable en FPGA utilizando lenguaje VERILOG. Tesis (Licenciatura en Ingeniería en Comunicaciones y Electrónica). Ciudad de México, Instituto Politécnico Nacional, Escuela Superior de Ingeniería Mecánica y Eléctrica, Unidad Zacatenco. 2016. 157 p.