Diseño e implementación de un temporizador programable en FPGA utilizando lenguaje VERILOG

dc.contributorEspinosa Sosa, Osvaldo
dc.contributorNovoa Colín, Juan Francisco
dc.creatorValgañon Medécigo, Daniel
dc.date.accessioned2017-05-22T13:13:53Z
dc.date.accessioned2023-06-28T21:24:30Z
dc.date.available2017-05-22T13:13:53Z
dc.date.available2023-06-28T21:24:30Z
dc.date.created2017-05-22T13:13:53Z
dc.date.issued2017-04-27
dc.identifierValgañon Medécigo Daniel. Diseño e implementación de un temporizador programable en FPGA utilizando lenguaje VERILOG. Tesis (Licenciatura en Ingeniería en Comunicaciones y Electrónica). Ciudad de México, Instituto Politécnico Nacional, Escuela Superior de Ingeniería Mecánica y Eléctrica, Unidad Zacatenco. 2016. 157 p.
dc.identifierhttp://tesis.ipn.mx/handle/123456789/21594
dc.identifier.urihttps://repositorioslatinoamericanos.uchile.cl/handle/2250/7126370
dc.languagees_MX
dc.publisherValgañon Medécigo Daniel.
dc.titleDiseño e implementación de un temporizador programable en FPGA utilizando lenguaje VERILOG
dc.typeTesis


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