Esta dissertação apresenta o desenvolvimento de uma ferramenta de CAD (Computer-Aided Design), cuja função principal é organizar, automaticamente, capacitores unitários em uma dada matriz, de modo a minimizar as interferências do processo de fabricação de circuitos integrados CMOS. O algoritmo de otimização utilizado foi o Simulated Annealing. Esse algoritmo foi escolhido por ser bastante adequado a problemas discretos de minimização. O presente projeto visa automatizar o processo de desenvolvimento do layout de Circuitos a Capacitores Chaveados.