Ferramenta de CAD para o desenvolvimento do layout de capacitores em circuitos integrados CMOS

dc.contributorSoares, Carlos Fernando Teodósio
dc.contributorPetraglia, Antonio
dc.contributorGomes, José Gabriel Rodriguez Carneiro
dc.creatorSilva Junior, Nilson Carvalho
dc.date2019-09-16T11:13:04Z
dc.date2023-09-27T03:00:41Z
dc.date2013-03
dc.date.accessioned2023-09-27T13:31:28Z
dc.date.available2023-09-27T13:31:28Z
dc.identifierhttp://hdl.handle.net/11422/9579
dc.identifier.urihttps://repositorioslatinoamericanos.uchile.cl/handle/2250/8908809
dc.descriptionEsta dissertação apresenta o desenvolvimento de uma ferramenta de CAD (Computer-Aided Design), cuja função principal é organizar, automaticamente, capacitores unitários em uma dada matriz, de modo a minimizar as interferências do processo de fabricação de circuitos integrados CMOS. O algoritmo de otimização utilizado foi o Simulated Annealing. Esse algoritmo foi escolhido por ser bastante adequado a problemas discretos de minimização. O presente projeto visa automatizar o processo de desenvolvimento do layout de Circuitos a Capacitores Chaveados.
dc.languagepor
dc.publisherUniversidade Federal do Rio de Janeiro
dc.publisherBrasil
dc.publisherEscola Politécnica
dc.publisherUFRJ
dc.rightsAcesso Aberto
dc.subjectCAD
dc.subjectCapacitores chaveados
dc.subjectCircuitos integrados
dc.subjectCMOS
dc.subjectSimulated Annealing
dc.subjectCNPQ::ENGENHARIAS
dc.titleFerramenta de CAD para o desenvolvimento do layout de capacitores em circuitos integrados CMOS
dc.typeTrabalho de conclusão de graduação


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