Diseño e implementación del bus local para el procesador Lagarto

Abstract

El continuo desarrollo de la industria electrónica ha permitido un incremento en la densidad de los circuitos integrados, esto ha requerido el uso de nuevas metodologías de diseño para poder hacer un uso eficiente de esta tecnología. La metodología de diseño System On Chip permite la integración de bloques prediseñados, conocidos como IP cores, dentro de un mismo encapsulado. Estos componentes trabajan en conjunto para resolver una tarea específica. La interacción entre los IP cores se realiza sobre una arquitectura de comunicación on-chip, la cual asegura que la información se entrega de manera eficiente y confiable. En el presente trabajo se describe el diseño e implementación de una arquitectura de comunicación on-chip mediante el uso de buses compartidos, la cual permite la comunicación del procesador Lagarto I con bloques de memoria y dispositivos de entrada/salida. El bus diseñado tiene una topología de bus jerárquico el cual incluye un bus de alta velocidad para la comunicación del procesador con bloques de memoria y un bus de baja velocidad para la comunicación con los controladores de periféricos. El bus es compatible con el estándar de comunicación on-chip Wishbone. El diseño del mismo ha sido descrito en lenguaje Verilog HDL e implementado en un dispositivo FPGA de Altera.