Floating point arithmetic is used for numerous applications requiring a high data together with a great precision, such as voice and image processing. The hardware responsible for floating point arithmetic is called FPU (Floating Point Unit). The FPU can be used both as a co-processor in a system or embedded on a more complex processor for a specific application. Typically, these units are designed to follow a standard for floating point arithmetic. The IEEE754 standard, which provides guidelines for representing floating point numbers, is adopted in order to standardize and match hardware from different manufacturers. This paper presents a proposed architecture for floating point arithmetic in the IEEE 754 Standard in register transfer level (RTL) for implementation in FPGA. The proposed FPU uses single precision and is able to perform operations such as addition, subtraction, multiplication and division. By means of the methodology adopted by the Brazil-IP program, several steps are realized aimed the development an IP-core with cost and quality desired. The FPU is intended for applications where the requirement of area is limited, as embedded systems and integrated systems on a chip (SoC). The results are validated by comparing topologies of existing open source FPUs.Aritmética em ponto flutuante é utilizada por diversas aplicações que exigem um alto processamento de dados aliados a uma excelente precisão, como processamento de voz e imagens. O hardware responsável pela aritmética em ponto flutuante é denominado de FPU (Floating Point Unit). A FPU pode ser utilizada tanto como co-processador em um sistema, como agregado a um processador mais complexo para uma aplicação específica. Normalmente, estas unidades são projetadas seguindo um padrão para a aritmética em ponto flutuante. O padrão IEEE754, o que estipula normas a serem seguidas para a representação de números em ponto flutuante, é adotado de forma a uniformizar e compatibilizar hardwares de diferentes fabricantes. Este trabalho apresenta a proposta de uma arquitetura para operações aritméticas em ponto flutuante no Padrão IEEE754 no nível transferência entre registradores para implementação em FPGA. A FPU projetada utiliza a precisão simples e conta com as operações de soma, subtração, multiplicação e divisão. Através da metodologia adotada pelo Programa Brazil-IP, várias etapas de projetos são realizadas visando o desenvolvimento de um ip-core de custo e qualidade desejável. A FPU visa aplicações onde o requisito de área utilizada é limitado, como sistemas embarcados e sistemas integrados em um único chip (SoC). Os resultados apresentados são validados através de comparações com topologias open source existentes de FPU’s.