Desde el desarrollo del primer procesador integrado hasta el día de hoy el número de transistores ha aumentado drásticamente, siendo favorable para el desarrollo de circuitos cada vez más complejos y sofisticados. Sin embargo, debido al aumento en la complejidad, procesos en el desarrollo de un proyecto se han visto afectados, un claro ejemplo de esto es la verificación pues en proyectos de gran complejidad puede llegar a tomar hasta el 70 por ciento de los esfuerzos totales. Dado que la verificación es un proceso clave en el desarrollo de un proyecto, pues permite elevar la calidad del producto, corrobora el cumplimiento de las especificaciones y es un factor clave en tiempos de comercialización. Diversas tecnologías HW/SW (Co-emulación) han sido desarrolladas por empresas con el propósito de mejorar la verificación; sin embargo, estas suelen ser de acceso limitado para pequeñas empresas e instituciones académicas, debido al alto costo que estas implican. Este trabajo propone un esquema de comunicación que permite el intercambio de información entre un entorno de hardware y un entorno de software (FPGA-PC) con propósitos de verificación, con lo cual se busca mejorar los tiempos que normalmente tomaría si se utilizaran métodos convencionales basados en software. Esto se realiza por medio de herramientas con acceso libre: Xilinx Vivado, SystemVerilog, C, Python y mediante la modificación del framework PYNQ. El trabajo con este entorno (FPGA-PC) hace posible para instituciones educativas y pequeñas empresas trabajar en verificación, con recursos libres y hardware de costo accesible. Con propósitos demostrativos se realizó el diseño e implementación de cuatro casos de estudio donde se muestra la utilidad del esquema propuesto bajo cuatro posibles escenarios, pero sin estar limitado a estos. En el primero se trata de un elemento combinacional, en el segundo un elemento compuesto por elementos combinacionales y secuenciales, para el tercero se tomó como base un microprocesador “pipelined MIPS” de cuatro etapas y se dividió en dos particiones distribuidas en dos tarjetas de emulación PYNQ Z1, por último, se tomó como base un elemento bajo prueba compuesto por elementos combinacionales y secuenciales, y se generaron múltiples “Testbenches” distribuidos en SystemVerilog, Python y VHDL, en el entorno FPGA-PC.