In this work, an aware methodology to evaluate circuit testability for small delay defects due to resistive open and bridge defects in the presence of process variations has been proposed. The circuit testability has been evaluated analyzing the timing information of the circuit. Statistical timing analysis is used to propagate the signal delay through the logic levels until the primary outputs are reached. Then, the outputs of the defect-free circuit and those of the defective one are compared to determine the fault coverage of the circuit. This is used as the circuit testability metric. The methodology is applied to some ISCAS-85 benchmark circuits. In the first chapter, state of the art issues involving circuit testability due to small delay defects are presented. Interconnect defects on nanometer technologies such as: resistive opens and resistive bridges are described. The main causes for the occurrence of interconnect defects during the manufacturing process are given. Process parameter variations during the manufacture process are analyzed. Their impact of correlation on circuit delay is outlined. State of the art on test strategies for timing defects is also presented, such as: delay test techniques, test parameter conditions and small delay defect test. Statistical timing analysis issues are discussed such as with the main subjects: problem formulation, challenges in statistical static timing analysis and solution approaches. In the second Chapter, the implementation of our Statistical Timing Analysis Framework (STAF) is presented. The most important issues in nanometer technologies were considered in the framework. The modeling of the process variation was considered using a rectangular grid model. Using this model, inter-die and intra-die variations are taken into account simultaneously. The statistical timing analysis is done using levelized covariance propagation. ISCAS benchmark circuits were used to test the capabilities of the framework. Finally, circuit delay (mean and variance) is given for each circuit.En este trabajo se ha propuesto una metodología para evaluar la capacidad de prueba de un circuito para defectos de retardo pequeño como aberturas resistivas y puentes con la presencia de variaciones de proceso. La capacidad de prueba del circuito se ha evaluado analizando la información de tiempo del circuito. Un análisis estadístico de tiempo es utilizado para propagar el retardo de la señal a través de los niveles lógicos hasta llegar a las salidas primarias. Posteriormente, los resultados del circuito libre de defecto y los del circuito con defecto se comparan para determinar la cobertura falla del circuito. Este se utiliza como una métrica de la capacidad de prueba del circuito. La metodología es aplicada en algunos circuitos ISCAS. En el capítulo primero se presenta el estado del arte sobre los tópicos relacionados con la capacidad de prueba del circuito para defectos de retardo pequeo. Se describen los defectos de interconexión en tecnologías nanómetricas, tales como: aberturas resistivas y puentes. También, se dan las principales causas de aparición de los defectos de interconexión durante el proceso de fabricación y se analizan las variaciones de proceso de los parámetros y sus fuentes de origen. Además, se describe el impacto de la correlación sobre el retardo del circuito. Se analiza el estado del arte sobre las estrategias de prueba para detectar defectos y se aborda el análisis estadístico con sus principales retos. En el capítulo segundo se presenta la herramienta implementada para el análisis estadístico de tiempo (STAF). Las retos más importantes en tecnologías nanómetricas fueron considerados en la herramienta. La variación de proceso se tomo en cuenta con un modelo rectangular cuadriculado. Usando este modelo, variaciones del tipo inter-die e intra-die son considerados simultáneamente. El análisis estadístico de tiempo se realiza mediante la propagación nivelizada de la covarianza. Circuitos ISCAS se utilizaron para probar las capacidades de la herramienta.