Projeto, fabricação e medição de um chip dedicado à caracterização da tecnologia CMOS 130nm

Abstract

O presente trabalho de dissertação apresenta um chip teste projetado e validado em tecnologia CMOS 130nm. O circuito foi construído através de uma matriz de transistores MOS LVT (Low Voltage Threshold) conectados em associações série/paralelo, com um total de 226 transistores. Para otimizar o número limitado de pinos e possibilitar diversas funcionalidades na extração de parâmetros, foi necessário o compartilhamento de terminais de substrato, fonte e dreno entre transistores. Através das associações série foi possível analisar o impacto do comprimento do canal nas características do dispositivo além de peculiaridades da tecnologia utilizada. A validação do circuito proposto se deu por meio de simulações em ambiente Cadence Virtuoso® e experimentalmente através das amostras fabricadas. Para a extração dos parâmetros foram utilizadas as metodologias gm/ID e 3IS permitindo o funcionamento do transistor na região linear e de saturação, respectivamente. As dispersões das características extraídas foram comparadas às simulações de Monte Carlo, assim como os modelos ACM e BSIM4 que foram comparados em relação aos dados experimentais. O circuito proposto também foi utilizado na avaliação do descasamento (mismatch) da tensão de limiar (VT0) entre transistores similares. Com isso, permite-se concluir que o circuito proposto não somente tem a finalidade de testes e verificações, mas também é uma importante ferramenta de análise tanto para uso no meio acadêmico/científico, auxiliando aos estudantes e novos projetistas na área de circuitos integrados, como também para o meio industrial permitindo a verificação de inconsistências relacionadas aos modelos BSIM.

Abstract : The present text presents a test chip designed and validated in 130nm CMOS technology. The circuit was built as an array of LVT (Low Threshold Voltage) MOS transistors, associated in series/parallel, constituting a total of 226 transistors. In order to optimize the limited number of pins and to enable various parameters extraction, it was necessary to share some common connections for substrate, source and drain terminals. Through the series associations it was possible to analyze the impact of the increase of channel length on the characteristics of the device. The validation of the proposed circuit was done through simulations in the Cadence Virtuoso® environment and experimentally through the measurements of the manufactured samples. For the extraction of the parameters the methodologies gm/ID and 3IS were used allowing the operation of the transistor in the linear and saturation regions, respectively. The dispersions in the extracted parameters were compared to the Monte Carlo simulations carried out in the electric simulator. Thus, the ACM and BSIM4 models were compared with the obtained results. The proposed circuit also allowed an evaluation of the threshold voltage (VT0) mismatch between similar transistors. We conclude that the proposed circuit is useful not only for tests and verifications, but also as an analysis tool for use in the academic/scientific environment, helping students and new designers in the area of integrated circuits, as well as for the industrial environment allowing the verification of inconsistencies of BSIM models.