Corrección de no-uniformidad y estabilización térmica de microbolómetros infrarrojos.

Abstract

Comparado con otro tipo de detectores, los dispositivos de imagen infrarrojos basados en microbolómetros son de costo, tamaño, consumo de potencia y peso reducidos, y con un tiempo medio entre fallas (Mean Time Between Failures: MTBF) significativamente mayor [1]. Los IRFPA basados en microbolómetros tienen una considerable sensibilidad a la temperatura ambiental y también tienen problemas de no-uniformidad espacial y temporal [2, 3]. Usando un método de corrección de no-uniformidad se puede obtener una imagen de buena calidad. Sin embargo, las variaciones de temperatura que afectan al IRFPA producen un desplazamiento en la respuesta del sensor [4, 5, 6]. Debido a esto los parámetros de corrección deben ser actualizados periódicamente, lo que requiere mover el dispositivo de imagen infrarrojo y usar fuentes externas de temperatura. Existen métodos adaptativo basados en escena que pueden compensar el ruido de no-uniformidad (NU), pero estos son propensos a producir artefactos de ghosting debido a sobre aprendizaje cuando no hay información estadística adecuada en la imagen. En esta tesis se presenta un nuevo modelo y un método de corrección donde el NU puede ser separado en componentes de patrón fijo cuya intensidad dependen de la temperatura, y componentes de patrón fijo cuya intensidad es independiente de la temperatura, permitiendo tratar el problema de NU y estabilización de temperatura de forma independiente. Aplicando la corrección desarrollada se compensan los problemas de NU en línea sin la mayoría de los problemas existentes en métodos de corrección, y en caso de contar con un sensor de temperatura en la cámara se puede obtener una corrección radiométricamente precisa. En este trabajo también se presenta una arquitectura hardware y una arquitectura que combina hardware y software que implementan el modelo de corrección. Para la implementación hardware se utilizó un FPGA Spartan-6 LX45 de Xilinx, usando un 12.2% de las celdas lógicas y un 6.9% de los recursos aritméticos del chip. Para la implementación hardware-software, se utilizó un SoC Zynq Z-7010 AP, usando desde un 6% hasta un 10% de los recursos lógicos y de un 12.5% a un 37.5% (dependiendo de la configuración) de los recursos aritméticos del chip. Ambas implementaciones funcionan en tiempo real y cuentan con una salida de vídeo para despliegue de resultados, procesando hasta 350 y 450 cuadros por segundo para las implementaciones en FPGA y SoC respectivamente.