Diseño e Implementación en Fpga de un Acelerador Energéticamente Eficiente para Redes Neuronales Convolucionales

Abstract

Debido a la proliferación de los algoritmos de machine learning, cada vez más se requiere que una gran variedad de dispositivos embebidos de distintas prestaciones sean capaces de computar modelos avanzados de redes neuronales convolucionales en un tiempo razonable y con un consumo energético bajo. Por lo tanto, en el presente proyecto se propone la arquitectura hardware de un acelerador de redes neuronales convolucionales basada en el dataflow de bajo consumo energético para la operación de convolución introducido por Jihyuck Jo et al. Posteriormente, se implementa la arquitectura en un lenguaje de programación de alto nivel y en un lenguaje de descripción de hardware y finalmente se despliega el acelerador en la FPGA De0-Nano-Soc.

Due to the proliferation of machine learning algorithms, it is increasingly required that a wide variety of embedded devices with different capabilities be able to compute advanced models of convolutional neural networks in a reasonable time and with low energy consumption. Therefore, in the present project, the hardware architecture of a convolutional neural network accelerator is proposed based on the low energy consumption dataflow for the convolution operation introduced by Jihyuck Jo et al. Subsequently, The implementation of the architecture is done in a high-level programming language and in a hardware description language and finally the accelerator is deployed in the FPGA De0-Nano-Soc.