| dc.contributor | João Angelo Martini | |
| dc.contributor | Ronaldo Augusto de Lara Gonçalves - UEM | |
| dc.contributor | Marcos Antonio Cavenaghi - UNESP | |
| dc.creator | Gonçalves Junior, Nelson Antonio | |
| dc.date | 2018-04-10T20:12:27Z | |
| dc.date | 2018-04-10T20:12:27Z | |
| dc.date | 2010 | |
| dc.date.accessioned | 2023-10-16T12:20:38Z | |
| dc.date.available | 2023-10-16T12:20:38Z | |
| dc.identifier | http://repositorio.uem.br:8080/jspui/handle/1/2573 | |
| dc.identifier.uri | https://repositorioslatinoamericanos.uchile.cl/handle/2250/9208486 | |
| dc.description | The advance in chips manufacturing have allowed a constant increase in the number of transistors integrated into a single chip. This allows the combination of the components of a computer on a single chip, introducing the Systems on Chip, whose complexity is often increasing with the integration of several components, like processing cores. The communication between these components can be achieved by point-to-point channels, which are more efficient but more expensive, or through multi-point channels, called bus, which are cheaper, but have lower performance. In the upcoming years, the systems on chip tend to be so complex, with hundreds of processing cores, that these communication architectures will become obsolete. Thus it is important to investigate new paradigms of communication so that the message exchange does not become a bottleneck in the performance of systems on chip. An approach which is discussed nowadays is the use of networks on chip, which keep switches to router data packets to their destination and are interconnected according to a specific topology. In this context, this study aims to investigate such networks, analyzing and comparing the performance of networks on chip with Ring, Spidergon, Mesh, Cube Express and Torus topologies, to show the impact that the topology may have on performance and final cost of a network on chip. A semi dynamic routing algorithm for Torus topologies is also introduced. | |
| dc.description | Os avanços nos processos de fabricação de chips têm permitido um constante aumento na quantidade de transistores integrados em uma mesma pastilha de silício, possibilitando a associação de todos os componentes de um computador em um único chip. São os chamados Sistemas em Chip, cuja complexidade vem aumentando frequentemente com a integração de diversos componentes, como mais núcleos de processamento. A comunicação entre esses componentes pode ser realizada através de canais ponto-a-ponto dedicados, mais eficientes, porém com custos maiores, ou através de canais multiponto, denominados barramentos, com custos menores, todavia com desempenho inferior. Nos próximos anos, os sistemas em chip tendem a ficar tão complexos, com centenas de núcleos de processamento, que tais arquiteturas de comunicação se tornarão obsoletas. Nesse sentido é importante a investigação de novas técnicas de comunicação em chip para que esta não se torne um gargalo no desempenho de sistemas em chip. Uma abordagem muito discutida atualmente para garantir essa comunicação é a utilização de redes em chip, que mantêm chaves roteadoras para direcionar os pacotes de dados para seus respectivos destinos e são interligadas de acordo com determinada topologia. Nesse contexto, o presente trabalho busca investigar redes em chip, analisando e comparando o desempenho de tais redes com as topologias Anel, Spidergon, Grelha, Cubo Expresso e Toróide, a fim de mostrar o impacto que a topologia pode ter no desempenho e custo final de uma rede intrachip. Um algoritmo de roteamento semidinâmico para redes Toróide também é apresentado, aproveitando a característica da topologia de possuir mais de um caminho mínimo entre um par de nodos. | |
| dc.description | xvi, 99 f | |
| dc.language | por | |
| dc.publisher | Universidade Estadual de Maringá | |
| dc.publisher | Brasil | |
| dc.publisher | Programa de Pós-Graduação em Ciência da Computação | |
| dc.publisher | UEM | |
| dc.publisher | Maringá, PR | |
| dc.publisher | Departamento de Informática | |
| dc.rights | openAccess | |
| dc.subject | Redes em chip (Ciência da Computação) | |
| dc.subject | Análise e simulação | |
| dc.subject | Topologia de redes em chip (Ciência da Computação) | |
| dc.subject | Brasil. | |
| dc.subject | Ciências Exatas e da Terra | |
| dc.subject | Ciência da Computação | |
| dc.title | Análise e simulação de topologias de redes em chip | |
| dc.type | masterThesis | |
