| dc.contributor | Oki, Nobuo [UNESP] | |
| dc.contributor | Universidade Estadual Paulista (Unesp) | |
| dc.creator | Silva, Denis Rogério da [UNESP] | |
| dc.date | 2016-03-07T19:20:59Z | |
| dc.date | 2016-03-07T19:20:59Z | |
| dc.date | 2015-08-28 | |
| dc.date | 2015 | |
| dc.date.accessioned | 2023-09-12T08:55:30Z | |
| dc.date.available | 2023-09-12T08:55:30Z | |
| dc.identifier | SILVA, Denis Rogério da. Conversor analógico digital de 10 bits utilizando arquitetura pipeline e tecnologia CMOS. 2015. 62f. Dissertação (mestrado) - Universidade Estadual Paulista Júlio de Mesquita Filho, Faculdade de Engenharia, 2015. | |
| dc.identifier | http://hdl.handle.net/11449/136044 | |
| dc.identifier | 000859495 | |
| dc.identifier | http://www.athena.biblioteca.unesp.br/exlibris/bd/cathedra/03-03-2016/000859495.pdf | |
| dc.identifier | 33004099080P0 | |
| dc.identifier | 1525717947689076 | |
| dc.identifier.uri | https://repositorioslatinoamericanos.uchile.cl/handle/2250/8785267 | |
| dc.description | In this work is presented a analog to digital converter with a resolution of 10 bits and pipeline architecture, which consists in a multi-converter competitive processing steps and the Nyquist Limit type. It is carried out the development of the parties of the converter with greater focus on the analog. Techniques for improving the performance of the converter are presented aiming primarily, minimization of the effects of the offset voltage comparators and low power consumption. An Operational Amplifier with positive feedback is presented aiming an increase of its gain, without compromising on your power consumption. The tests performed were made through simulations using CMOS technology 0.35 μm, voltage supply at 1.8 Volts and switching frequency of transistors of 5 MHz. These tests presented the results of the parties of the converter with the use of the techniques proposed, showing the reach of the expected results | |
| dc.description | Neste trabalho é apresentado um conversor analógico digital com resolução de 10 bits e arquitetura pipeline, que consiste em um conversor de multi-passos de processamento concorrencial e do tipo Nyquist. É realizado o desenvolvimento das partes do conversor com maior enfoque na parte analógica. Técnicas para melhoria do desempenho do conversor são apresentadas visando principalmente, a minimização dos efeitos de tensão de offset dos comparadores e baixo consumo de potência. Um amplificador operacional, com realimentação positiva é apresentado visando um aumento do seu ganho, sem comprometimento no seu consumo de potência. Os testes efetuados foram feitos através de simulações utilizando tecnologia CMOS de 0,35 μm, tensão de alimentação em 1,8 Volts e frequência de chaveamento dos transistores em 5 MHz. Nestes testes são apresentados os resultados das partes do conversor com a utilização das técnicas propostas, mostrando o alcance dos resultados esperados | |
| dc.format | 62f. : il. | |
| dc.language | por | |
| dc.publisher | Universidade Estadual Paulista (Unesp) | |
| dc.rights | Acesso aberto | |
| dc.rights | LOCKSS system has permission to collect, preserve, and serve this Archival Unit | |
| dc.source | Aleph | |
| dc.subject | Conversores analogicos-digitais | |
| dc.subject | Processamento de sinais | |
| dc.subject | Eletronica | |
| dc.subject | Electronics | |
| dc.title | Conversor analógico digital de 10 bits utilizando arquitetura pipeline e tecnologia CMOS | |
| dc.type | Dissertação de mestrado | |
