| dc.contributor | Lanuzza, Marco, dir | |
| dc.creator | Chávez Jácome, José Félix | |
| dc.date | 2020-11-04T15:03:29Z | |
| dc.date | 2020-11-04T15:03:29Z | |
| dc.date | 2019 | |
| dc.date.accessioned | 2023-08-08T20:07:53Z | |
| dc.date.available | 2023-08-08T20:07:53Z | |
| dc.identifier | Tesis (Magister en Nanoelectrónica), Universidad San Francisco de Quito , Colegio de Posgrados; Quito, Ecuador, 2019 | |
| dc.identifier | http://repositorio.usfq.edu.ec/handle/23000/9182 | |
| dc.identifier.uri | https://repositorioslatinoamericanos.uchile.cl/handle/2250/8063683 | |
| dc.description | The present work details the construction of a simulation framework from architecture to system level by considering a 0.8V FinFET technology and the single- and double-barrier magnetic tunnel junction (MTJ)... | |
| dc.description | El presente trabajo detalla la construcción de una plantilla de simulación desde el nivel de arquitectura hasta el nivel de sistema considerando una tecnología FinFET de 0.8V con unión de túnel magnético de barrera simple y doble (MTJ)... | |
| dc.format | 86 h. | |
| dc.format | application/pdf | |
| dc.language | spa | |
| dc.publisher | Quito | |
| dc.rights | openAccess | |
| dc.rights | http://creativecommons.org/licenses/by-nc-sa/3.0/ec/ | |
| dc.subject | Nanoelectrónica -- Arquitectura -- Tesis y disertaciones académicas | |
| dc.subject | Tecnología | |
| dc.subject | Ingeniería electrónica | |
| dc.title | Architecture to System Level Analysis of DMTJ-based Cache Memory | |
| dc.type | masterThesis | |
