dc.creatorCárdenas, Daniel
dc.creatorArévalo, Germán
dc.date2011-12-30
dc.date.accessioned2023-08-08T19:41:24Z
dc.date.available2023-08-08T19:41:24Z
dc.identifierhttps://revistas.ups.edu.ec/index.php/ingenius/article/view/6.2011.03
dc.identifier.urihttps://repositorioslatinoamericanos.uchile.cl/handle/2250/8056833
dc.descriptionLa recuperación de la señal de reloj y de datos CDR es un subsistema importante de cada dispositivo de comunicaciones dado que el receptor debe recuperar la información exacta del reloj del transmisor, misma que está usualmente codificada dentro de la trama de datos entrante. Se han desarrollado algunas técnicas analógicas para CDR basadas en la teoría de PLLs empleando un VCO externo. Sin embargo, en algunas ocasiones la conexión del núcleo digital (FPGA, DSP) con los componentes externos puede resultar complicada. De este modo, el núcleo digital es también utilizado para solventar la tarea de la recuperación de la señal de reloj mediante técnicas totalmente digitales, sin el uso de un VCO externo. El presente artículo describe un subsistema totalmente digital de recuperación de señal de reloj, implementado en un FPGA.es-ES
dc.formatapplication/pdf
dc.languagespa
dc.publisherUniversidad Politécnica Salesianaen-US
dc.relationhttps://revistas.ups.edu.ec/index.php/ingenius/article/view/6.2011.03/258
dc.rightsDerechos de autor 2016 Universidad Politécnica Salesianaes-ES
dc.sourceIngenius; No. 6 (2011): July / December; 19-28en-US
dc.sourceIngenius; Núm. 6 (2011): julio / diciembre; 19-28es-ES
dc.sourceIngenius; n. 6 (2011): julio / diciembre; 19-28pt-BR
dc.source1390-860X
dc.source1390-650X
dc.source10.17163/ings.n6
dc.subjectRecuperación de la señal de reloj y datos CDRes-ES
dc.subjectFPGAes-ES
dc.subjectDSPes-ES
dc.subjectSincronizaciónes-ES
dc.subjectRecuperación del tiempoes-ES
dc.titlemplementación en FPGA de un sistema totalmente digital de recuperación de relojes-ES
dc.typeinfo:eu-repo/semantics/article
dc.typeinfo:eu-repo/semantics/publishedVersion


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