dc.contributorPilla, Laércio Lima
dc.contributorGüntzel, José Luís Almada
dc.contributorUniversidade Federal de Santa Catarina
dc.creatorAlmeida, Sheiny Fabre
dc.date2016-12-12T21:52:10Z
dc.date2016-12-12T21:52:10Z
dc.date2016-11-10
dc.date.accessioned2017-04-04T05:24:21Z
dc.date.available2017-04-04T05:24:21Z
dc.identifierhttps://repositorio.ufsc.br/xmlui/handle/123456789/171432
dc.identifier.urihttp://repositorioslatinoamericanos.uchile.cl/handle/2250/781616
dc.descriptionTCC(graduação) - Universidade Federal de Santa Catarina. Centro Tecnológico. Ciências da Computação.
dc.descriptionO presente trabalho visa estudar o uso de programação paralela aplicada à Análise de Timing Estática (STA), uma técnica utilizada para estimar o atraso de um circuito durante a etapa de síntese física. O estudo envolve a identificação de oportunidades de paralelismo e possíveis melhorias na estrutura de dados para aprimorar a solução paralela. Por fim, o trabalho inclui o desenvolvimento de soluções paralelas com base no ferramental desenvolvido no Laboratório de Computação Embarcada (ECL) da Universidade Federal de Santa Catarina (UFSC).
dc.languagept_BR
dc.publisherFlorianópolis, SC.
dc.subjectAnálise de timing estática, projeto físico de circuitos integrados, eletronic design automation, paralelismo
dc.titleParalelismo em análise de timing estática
dc.typeTesis


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