| dc.contributor | GUILLERMO ESPINOSA FLORES VERDAD | |
| dc.creator | LUIS ANTONIO CARRILLO MARTINEZ | |
| dc.date | 2011-01 | |
| dc.date.accessioned | 2023-07-25T16:22:03Z | |
| dc.date.available | 2023-07-25T16:22:03Z | |
| dc.identifier | http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/665 | |
| dc.identifier.uri | https://repositorioslatinoamericanos.uchile.cl/handle/2250/7805882 | |
| dc.description | Los avances científicos han dado pasos agigantados en este último siglo. El
área de la electrónica ha sido la responsable de muchos adelantos tecnológicos
que al día de hoy nos sorprenden. Hace un parpadeo en el tiempo los laboratorios
Bell anunciaban el invento del transistor en Diciembre de 1947. En 1958 Jack
Kilby desarrolló el primer circuito integrado, revolucionando la electrónica. En la
década de los 70’s y 80’s se probaron estructuras y materiales para aislar la región
intrínseca del transistor de radiación, sin imaginarse que al día de hoy sería la
tecnología en auge, el término acuñado es SOI (Silicon On Insulator).
A pesar de que la tecnología SOI es mucho más veloz que la CMOS, esta no es
capaz de alcanzar la velocidad de operación de las tecnologías BiCMOS (Bipolar-
CMOS) en SiGe (Silicio-Germanio).
La tecnología SOI es la prueba de que el escalamiento cada vez menor no es
la solución para obtener una mayor velocidad. Esta tecnología comprobó que al
aislar la región intrínseca del canal se reducían las capacitancias par ´asitas permitiendo
una mayor velocidad de operación. Además, que solo se tiene que invertir
una región muy pequeña debajo de la compuerta para encender al transistor y
no todo el substrato como en la CMOS, esto permite que el voltaje de umbral
sea muy pequeño y que en la actualidad sea compatible con los voltajes de alimentación.
Debido al escalamiento de la tecnología los voltajes se han reducido y esto ha
limitado la resolución de los convertidores. El paso de cuantización de estos se
vuelve cada vez más pequeño y es comparable con el ruido térmico. Las arquitecturas
típicas siguen siendo usadas, pero con la premisa de incorporar circuitos
de compensación y ajuste. Las tecnologías nanométricas (finas) intrínsecamente
permiten una mayor velocidad de operación, pero sucede lo contrario con la resolución. La forma más sencilla y practica de compensar esto, se logra, mediante
el uso de topologías de riel a riel. Ya que definitivamente esto mejora el paso de
cuantización y se exige menos a las especificaciones de las distintas topologías
que conforman al ADC (Analog to Digital Converter).
Esta tecnología presenta sin duda muchas ventajas, pero desgraciadamente exterioriza
un sin número de efectos de segundo y tercer orden, que aún no se
esclarecen completamente. Por eso es que se tiene la consigna de abrir brecha
en el diseño de distintas topologías para entender estos efectos y posteriormente
tratar de compensarlos. | |
| dc.format | application/pdf | |
| dc.language | spa | |
| dc.publisher | Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| dc.relation | citation:Carrillo-Martinez L.A. | |
| dc.rights | info:eu-repo/semantics/openAccess | |
| dc.rights | http://creativecommons.org/licenses/by-nc-nd/4.0 | |
| dc.subject | info:eu-repo/classification/Conversión analógico-digital/Analogue-digital conversion | |
| dc.subject | info:eu-repo/classification/Silicon/Silicon-on- insulator | |
| dc.subject | info:eu-repo/classification/Folding/Folding | |
| dc.subject | info:eu-repo/classification/cti/1 | |
| dc.subject | info:eu-repo/classification/cti/22 | |
| dc.subject | info:eu-repo/classification/cti/2203 | |
| dc.subject | info:eu-repo/classification/cti/2203 | |
| dc.title | ADC tipo folding de 7 bits en tecnología SOI de 45 nm | |
| dc.type | info:eu-repo/semantics/masterThesis | |
| dc.type | info:eu-repo/semantics/acceptedVersion | |
| dc.audience | students | |
| dc.audience | researchers | |
| dc.audience | generalPublic | |
