| dc.contributor | VICTOR HUGO CHAMPAC VILELA | |
| dc.creator | ANDRES FELIPE GOMEZ CHACON | |
| dc.date | 2013-07 | |
| dc.date.accessioned | 2023-07-25T16:21:13Z | |
| dc.date.available | 2023-07-25T16:21:13Z | |
| dc.identifier | http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/261 | |
| dc.identifier.uri | https://repositorioslatinoamericanos.uchile.cl/handle/2250/7805481 | |
| dc.description | El continuo escalado tecnológico de los dispositivos MOSFET ha permitido
que los circuitos integrados VLSI alcancen una mayor densidad de integración
y velocidad de operación, lo cual ha llevado a un incremento en la demanda de
circuitos electrónicos, especialmente los circuitos digitales. Sin embargo, sobre el
régimen de dimensiones nanométricas el impacto de algunos efectos que degradan
el rendimiento del dispositivo es más significativo, disminuyendo su tiempo de vida
útil. Los principales mecanismos de envejecimiento que afectan el rendimiento
son el NBTI, HCI y TDDBD, siendo el NBTI identificado como el factor predominante
de envejecimiento en transistores PMOS. El efecto que tiene el NBTI es el
de aumentar la magnitud del voltaje umbral del transistor a través del tiempo,
dependiendo de las condiciones de operación del dispositivo como temperatura y
tensión de alimentación. El incremento del voltaje umbral ocasiona que el retardo
de propagación de los caminos lógicos de señal en un circuito digital se incremente.
Si este retardo sobrepasa las restricciones de temporización se presentará una falla
en el sistema que en algunas aplicaciones como en el área automotríz o aeroespacial
son inaceptables. Para tolerar el incremento del retardo de propagación
debido al envejecimiento de los dispositivos, convencionalmente se introduce un
tiempo adicional en el período de reloj que funciona como márgen de seguridad
(también llamado banda de guarda). Sin embargo, introducir márgenes de seguridad
en el período de reloj no permite obtener un óptimo rendimiento del circuito
durante su tiempo de vida inicial. | |
| dc.format | application/pdf | |
| dc.language | spa | |
| dc.publisher | Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| dc.relation | citation:Gomez-Chacon A.F. | |
| dc.rights | info:eu-repo/semantics/openAccess | |
| dc.rights | http://creativecommons.org/licenses/by-nc-nd/4.0 | |
| dc.subject | info:eu-repo/classification/análisis estadístico/Statistical analysis | |
| dc.subject | info:eu-repo/classification/Fiabilidad del circuito/Circuit reliability | |
| dc.subject | info:eu-repo/classification/Análisis de trayectoria crítica/Critical path analysis | |
| dc.subject | info:eu-repo/classification/cti/1 | |
| dc.subject | info:eu-repo/classification/cti/22 | |
| dc.subject | info:eu-repo/classification/cti/2203 | |
| dc.subject | info:eu-repo/classification/cti/2203 | |
| dc.title | Metodología de selección de caminos críticos para circuitos nanométricos CMOS tolerantes a envejecimiento debido a NBTI | |
| dc.type | info:eu-repo/semantics/masterThesis | |
| dc.type | info:eu-repo/semantics/acceptedVersion | |
| dc.audience | students | |
| dc.audience | researchers | |
| dc.audience | generalPublic | |
