| dc.contributor | VICTOR HUGO CHAMPAC VILELA | |
| dc.creator | CARLOS ALBERTO SANABRIA DIAZ | |
| dc.date | 2015-02 | |
| dc.date.accessioned | 2023-07-25T16:20:56Z | |
| dc.date.available | 2023-07-25T16:20:56Z | |
| dc.identifier | http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/126 | |
| dc.identifier.uri | https://repositorioslatinoamericanos.uchile.cl/handle/2250/7805347 | |
| dc.description | El escalamiento tecnológico es la principal tendencia para el aumento del desempeño de los circuitos integrados. Este escalamiento ha permitido una mayor densidad de integraci ón con la posibilidad de implementar circuitos más complejos a un menor costo. Sin embargo, la reducción de tamaño de los transistores ha provocado que las imperfecciones del proceso de fabricación se manifiesten en variaciones pequeñas de sus parámetros físicos. La variaciones de los parámetros en los transistores afecta las características eléctricas y por ende el desempeño de los circuitos integrados. Si bien muchas de estas variaciones son modeladas y compensadas antes de la fabricación, existe un componente aleatorio que causa que las características eléctricas de los circuitos como el retardo se comporten como una variable aleatoria determinada por una función de probabilidad. Este comportamiento aleatorio ha obligado a los diseñadores a implementar técnicas de optimización para aumentar la robustez frente a este tipo de variaciones. Estas técnicas de optimización se basa principalmente en el redimensionamiento de los componentes del circuito para disminuir la sensibilidad frente a las variaciones. Estas técnicas están enfocadas en el análisis y la optimización de todos los elementos del circuito frente a variaciones de procesos totalmente independientes dada su facilidad de implementación. La utilización de estas técnicas de optimización puede causar grandes incremento en el área de penalización y no contemplan las relaciones espaciales entre las variaciones de los parámetros. | |
| dc.format | application/pdf | |
| dc.language | spa | |
| dc.publisher | Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| dc.relation | citation:Sanabria-Diaz C.A. | |
| dc.rights | info:eu-repo/semantics/openAccess | |
| dc.rights | http://creativecommons.org/licenses/by-nc-nd/4.0 | |
| dc.subject | info:eu-repo/classification/Diseño lógico/Logic desig | |
| dc.subject | info:eu-repo/classification/Diseño de circuitos/Computer-aided circuit desig | |
| dc.subject | info:eu-repo/classification/Optimización de circuitos/Circuit optimisation | |
| dc.subject | info:eu-repo/classification/Análisis de tolerancia/Tolerance analysis | |
| dc.subject | info:eu-repo/classification/Análisis estadístico/Statistical analysis | |
| dc.subject | info:eu-repo/classification/cti/1 | |
| dc.subject | info:eu-repo/classification/cti/22 | |
| dc.subject | info:eu-repo/classification/cti/2203 | |
| dc.subject | info:eu-repo/classification/cti/2203 | |
| dc.title | Diseño de circuitos digitales robusto a variaciones de proceso | |
| dc.type | info:eu-repo/semantics/masterThesis | |
| dc.audience | generalPublic | |
