dc.contributorSeidel, Ismael
dc.contributorGüntzel, José Luís Almada
dc.creatorSouza, Bruno Izaias Bonotto
dc.date.accessioned2019-12-09T22:43:05Z
dc.date.accessioned2022-12-13T16:09:54Z
dc.date.available2019-12-09T22:43:05Z
dc.date.available2022-12-13T16:09:54Z
dc.date.created2019-12-09T22:43:05Z
dc.date.issued2019-11-18
dc.identifierhttps://repositorio.ufsc.br/handle/123456789/202671
dc.identifier.urihttps://repositorioslatinoamericanos.uchile.cl/handle/2250/5333404
dc.description.abstractO aumento na utilização de aplicações com streaming de vídeo, tais como Youtube e Netflix, demanda a criação de novas técnicas de compressão de vídeo para viabilizar a transmissão via rede. Além disso, a compressão de vídeo é indispensável quando se trata do armazenamento desse tipo de dado, já que arquivos de vídeos em resolução Ultra-HD e maiores, sem compressão, chegam a ocupar até dezenas de gigabytes por minuto. Por exemplo, um vídeo em resolução 4K com 30 quadros por segundo e 3 bytes para representar cada pixel possui, aproximadamente, 44,8 gigabytes de dados por minuto. Para aumentar a taxa de compressão, codificadores de padrões do estado-da-arte apresentam complexidade 10 vezes maiores que aqueles de padrões anteriores. Ainda, com o objetivo de viabilizar a compressão em dispositivos móveis operados à bateria, as etapas mais complexas do codificador devem ser executadas em hardware dedicado que, por sua vez, deve ser projetado para ser energeticamente eficiente. Este trabalho apresenta o projeto, descrição e avaliação de um bloco acelerador em hardware otimizado para realizar o processo de predição intra quadros para o padrão de codificação High Efficiency Video Coding (HEVC). Além disso, foram utilizadas técnicas de projeto e síntese de baixa potência visando reduções no consumo de energia. Finalmente, o acelerador proposto possui uma frequência de operação de 800 MHz, sendo capaz de processar vídeos em resolução 4K com 60 quadros por segundo (qps) à um consumo médio de potência de 28,17 mW.
dc.languagept_BR
dc.publisherFlorianópolis, SC.
dc.rightsOpen Access
dc.subjectCodificação de vídeo digital, HEVC, Predição intra quadros, Arquitetura de Hardware
dc.titleBloco Acelerador em Hardware para Predição Intra Quadros do Padrão HEVC
dc.typeTCCgrad


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