Performance evaluation of HPS and HPS+FPGA hardware architectures for an image processing system

Evaluación del rendimiento de las arquitecturas de hardware HPS y HPS+FPGA para un sistema de procesamiento de imágenes

dc.creatorNiño Carmona, Cesar Arturo
dc.creatorSánchez-Chero, Manuel Jesús
dc.creatorOrtiz Ortiz, Emanuel
dc.creatorSernaque Julca, Juan Carlos
dc.creatorRisco Ipanaqué, Cecilia Lizeth
dc.date2021-01-13
dc.date.accessioned2022-11-02T18:30:10Z
dc.date.available2022-11-02T18:30:10Z
dc.identifierhttps://produccioncientificaluz.org/index.php/rluz/article/view/34902
dc.identifier10.46925//rdluz.32.22
dc.identifier.urihttps://repositorioslatinoamericanos.uchile.cl/handle/2250/5026816
dc.descriptionThe objective of this work was to evaluate the performance of hardware architectures: Hard Processor System (HPS) and the union of an HPS with a programmable gate array or FPGA (HPS + FPGA) for an image processing system. The following are evaluated: the execution time of the image processing algorithms and the energy consumption. For a SoC Platform, hardware design is performed at Verilog using the IP video cores of the Intel University Program (UP) - FPGA. The software for control and visualization of results using OpenCV is also developed. We worked with 320x240 pixels images. For a real time application it was observed an improvement of 38.8% in the execution time and a 6.85% higher consumption in the HPS+FPGA Architecture with respect to the HPS Architecture. The HPS+FPGA Architecture outperforms HPS and keeps power consumption low.en-US
dc.descriptionEl objetivo de este trabajo fue evaluar el rendimiento de las arquitecturas de hardware: Hard Processor System (HPS) y la unión de un HPS con una matriz de compuertas programables o FPGA (HPS + FPGA) para un sistema de procesamiento de imágenes. Se evalúan: el tiempo de ejecución de los algoritmos de procesamiento de imágenes y el consumo de energía. Para una Plataforma SoC se realiza el diseño de hardware en Verilog utilizando los núcleos de video IP del University Program (UP) de Intel - FPGA. Se desarrolla también el software para control y visualización de resultados empleando OpenCV. Se trabajó con imágenes de 320x240 pixeles. Para una aplicación en tiempo real se observó una mejora de 38.8% en el tiempo de ejecución y un consumo 6.85% mayor en la Arquitectura HPS+FPGA respecto a la Arquitectura HPS. La Arquitectura HPS+FPGA supera al HPS y mantiene bajo el consumo de energía.    es-ES
dc.formatapplication/pdf
dc.formattext/html
dc.languagespa
dc.publisherUniversidad del Zuliaes-ES
dc.relationhttps://produccioncientificaluz.org/index.php/rluz/article/view/34902/36850
dc.relationhttps://produccioncientificaluz.org/index.php/rluz/article/view/34902/37097
dc.rightsDerechos de autor 2021 Revista de la Universidad del Zuliaes-ES
dc.sourceJournal of the University of Zulia ; Vol. 12 No. 32 (2021): Journal of the University of Zulia. Volume 12, Number 32, January-April 2021. Agro Sciences, Engineering and Technology; 358-373en-US
dc.sourceRevista de la Universidad del Zulia; Vol. 12 Núm. 32 (2021): Revista de la Universidad del Zulia. Volumen 12, Número 32, Enero-Abril 2021. Ciencias del Agro, Ingeniería y Tecnología; 358-373es-ES
dc.source2665-0428
dc.source0041-8811
dc.source10.46925//rdluz.32
dc.subjectProcessing Algorithms; Hardware Architectures; SoC Platform; Performance; Image Processingen-US
dc.subjectAlgoritmos de procesamientoes-ES
dc.subjectArquitecturas de hardwarees-ES
dc.subjectPlataforma SoCes-ES
dc.subjectRendimientoes-ES
dc.subjectProcesamiento de imágeneses-ES
dc.titlePerformance evaluation of HPS and HPS+FPGA hardware architectures for an image processing systemen-US
dc.titleEvaluación del rendimiento de las arquitecturas de hardware HPS y HPS+FPGA para un sistema de procesamiento de imágeneses-ES
dc.typeinfo:eu-repo/semantics/article
dc.typeinfo:eu-repo/semantics/publishedVersion
dc.typePapersen-US
dc.typeArtículoses-ES


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