Plataformas para redes tolerantes a demoras sobre nodos integrados en un chip

Abstract

Este trabajo se enfoca en investigar acerca de las capacidades de tolerar fallas en algunas plataformas o topologías para Redes Inalámbricas Tolerantes a Demoras en un Chip. (del inglés: Wireless Delay Tolerant Networks On Chips WDTNOC) y sus implicancias. Para ello, se realizan implementaciones de modelos de eventos discretos usando el framework OMNeT++ para caracterizar distintas métricas de interés en dichas redes. Como conclusiones generales se demuestra que, bajo condiciones de fallas transitorias, estas redes presentan la muy importante y deseada propiedad de Degradación Paulatina. Adicionalmente, se puede ver que esta propiedad es escalable con el número de nodos.

This work focuses on investigating the capabilities to tolerate failures in some platforms or topologies for Delay Tolerant Wireless Networks on a Chip. (Wireless Delay Tolerant Networks On Chips WDTNOC) and its implications. For this, discrete event model implementations are carried out using the OMNeT ++ framework to characterize different metrics of interest in these networks. As general conclusions, it is shown that, under transient fault conditions, these networks present the very important and desired property of Gradual Degradation. Additionally, it can be seen that this property is scalable with the number of nodes.