| dc.contributor | Silva Cárdenas, Carlos Bernardino | |
| dc.creator | Soto León, Jorge Guillermo Martín | |
| dc.date | 2016-07-22T03:15:12Z | |
| dc.date | 2016-07-22T03:15:12Z | |
| dc.date | 2016 | |
| dc.date | 2016-07-21 | |
| dc.identifier | http://hdl.handle.net/20.500.12404/7125 | |
| dc.description | Las labores de organizaciones especializadas como ITU-T Video Coding Experts
Group e ISO/IEC Moving Picture Experts Group han permitido el desarrollo de la
codificación de video a lo largo de estos años. Durante la primera década de este
siglo, el trabajo de estas organizaciones estuvo centrado en el estándar
H.264/AVC; sin embargo, el incremento de servicios como transmisión de video
por Internet y redes móviles así como el surgimiento de mayores resoluciones
como 4k u 8k llevó al desarrollo de un nuevo estándar de codificación
denominado HEVC o H.265, el cual busca representar los cuadros de video con
menor información sin afectar la calidad de la imagen.
El presente trabajo de tesis está centrado en el módulo de Estimación de
Movimiento Fraccional el cual forma parte del codificador HEVC y presenta una
elevada complejidad computacional. En este trabajo, se han tomado en cuenta
las mejoras incluidas por el estándar HEVC las cuales radican en los filtros de
interpolación empleados para calcular las muestras fraccionales.
Para verificar el algoritmo, se realizó la implementación del mismo utilizando el
entorno de programación MATLAB®. Este programa también ha permitido
contrastar los resultados obtenidos por medio de la simulación de la arquitectura.
Posteriormente, se diseñó la arquitectura teniendo como criterios principales la
frecuencia de procesamiento así como optimizar la cantidad de recursos lógicos
requeridos. La arquitectura fue descrita utilizando el lenguaje de descripción de
hardware VHDL y fue sintetizada para los dispositivos FPGA de la familia Virtex
los cuales pertenecen a la compañía Xilinx®. La verificación funcional fue
realizada por medio de la herramienta ModelSim empleando Testbenchs.
Los resultados de máxima frecuencia de operación fueron obtenidos por medio
de la síntesis de la arquitectura; adicionalmente, por medio de las simulaciones
se verificó la cantidad de ciclos de reloj para realizar el algoritmo. Con estos
datos se puede fundamentar que la arquitectura diseñada es capaz de procesar
secuencias de video HDTV (1920x1080 píxeles) a una tasa de procesamiento
mayor o igual a 30 cuadros por segundo. | |
| dc.format | application/pdf | |
| dc.language | spa | |
| dc.publisher | Pontificia Universidad Católica del Perú | |
| dc.publisher | PE | |
| dc.rights | Atribución-NoComercial-SinDerivadas 2.5 Perú | |
| dc.rights | info:eu-repo/semantics/openAccess | |
| dc.rights | http://creativecommons.org/licenses/by-nc-nd/2.5/pe/ | |
| dc.subject | Video digital--Codificación | |
| dc.subject | Procesamiento de datos en tiempo real | |
| dc.subject | https://purl.org/pe-repo/ocde/ford#2.02.01 | |
| dc.title | Diseño de una arquitectura para estimación de movimiento fraccional según el estándar de codificación HEVC para video de alta resolución en tiempo real | |
| dc.type | info:eu-repo/semantics/bachelorThesis | |
