| dc.contributor | RENE ARMANDO CUMPLIDO PARRA | |
| dc.creator | JUAN MANUEL CAMPOS DIAZ | |
| dc.date | 2014-02 | |
| dc.date.accessioned | 2018-11-19T14:29:22Z | |
| dc.date.available | 2018-11-19T14:29:22Z | |
| dc.identifier | http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/810 | |
| dc.identifier.uri | http://repositorioslatinoamericanos.uchile.cl/handle/2250/2258952 | |
| dc.description | Mobile devices and access to multimedia resources have powered the development of flexible
and efficient hardware architectures, regarding power consumption. Additionally, the impossibility
of indefinitely increasing the operational frequency of processors have made necessary
new design approaches for increasing its computational capacity.
The methodologies for automatic parallelization allow generating a processor array with
certain restrictions as power consumption, implementation area and processing speed from an
algorithmic definition. A number of research works have focused on loop parallelization since
many programs require the execution of the same operations on a high number of different data.
For instance, image processing and digital signal processing.
In this research work, a methodology for automatic parallelization in the scope of loops
has been developed. Such methodology produces different architectural versions as a solution
to one single problem. These versions present different characteristics establishing tradeoffs
between the number of processed data per time unit and implementation area.
The main contributions of this reach work are: An automatic method for scheduling algorithmic
calculations and allocating physical resources in the loop scope as well as a compression
scheme for reducing the size of the processor arrays. | |
| dc.description | Los dispositivos de cómputo móvil y el acceso a recursos multimedia han impulsado el
desarrollo de arquitecturas de hardware flexibles y eficientes con respecto al consumo de potencia.
Además, la imposibilidad de incrementar indefinidamente la frecuencia operativa de los
procesadores ha hecho necesarios nuevos esquemas de diseño para aumentar su capacidad de
cómputo.
Las metodologías para paralelización automática permiten generar arreglos de procesadores
que responden a ciertos parámetros como consumo de potencia, área de implementación y
velocidad de procesamiento a partir de una definición algorítmica. Mucho trabajo de investigación
se ha centrado en la paralelización de lazo debido a que una gran cantidad de programas
requieren la ejecución de las mismas operaciones sobre una gran cantidad de datos diferentes.
Por ejemplo, procesamiento de imágenes y procesamiento digital de señales.
En este trabajo de investigación se ha desarrollado una metodología para paralelización
automática en el ámbito de lazos. Con dicha metodóloga es posible generar versiones arquitecturales
como solución a un mismo problema. Estas versiones presentan diferentes características
estableciendo compromisos entre el número de datos procesados por unidad de tiempo
y el área de implementación.
Las principales contribuciones de esta investigación son: Un método automático para calendarizar
los cálculos de un algoritmo y asignar los recursos físicos necesarios en el ámbito
de lazos as como un esquema de compresión que permite reducir el tamaño de un arreglo de
procesadores. | |
| dc.format | application/pdf | |
| dc.language | eng | |
| dc.publisher | Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| dc.relation | citation:Campos-Diaz J.M. | |
| dc.rights | info:eu-repo/semantics/openAccess | |
| dc.rights | http://creativecommons.org/licenses/by-nc-nd/4.0 | |
| dc.subject | info:eu-repo/classification/Arquitecturas paralelas/Parallel architectures | |
| dc.subject | info:eu-repo/classification/Procesamiento en paralelo/Parallel processing | |
| dc.subject | info:eu-repo/classification/Systolic arrays/Systolic arrays | |
| dc.subject | info:eu-repo/classification/Array procesors/Array procesors | |
| dc.subject | info:eu-repo/classification/cti/1 | |
| dc.subject | info:eu-repo/classification/cti/12 | |
| dc.subject | info:eu-repo/classification/cti/1203 | |
| dc.title | A design methodology for automatic generation of processor arrays based on the polytope model | |
| dc.type | Tesis | |
| dc.type | info:eu-repo/semantics/acceptedVersion | |
| dc.audience | students | |
| dc.audience | researchers | |
| dc.audience | generalPublic | |
