| dc.contributor | Natividade da Silva Barros, Edna | |
| dc.creator | José Costa Alves, Diogo | |
| dc.date | 2014-06-12T15:52:41Z | |
| dc.date | 2014-06-12T15:52:41Z | |
| dc.date | 2009-01-31 | |
| dc.identifier | José Costa Alves, Diogo; Natividade da Silva Barros, Edna. A logic built-in self-test architecture that reuses manufacturing compressed scan test patterns. 2009. Dissertação (Mestrado). Programa de Pós-Graduação em Ciência da Computação, Universidade Federal de Pernambuco, Recife, 2009. | |
| dc.identifier | https://repositorio.ufpe.br/handle/123456789/1831 | |
| dc.description | A busca por novas funcionalidades no que diz respeito a melhoria da
confiabilidade dos sistemas eletrônicos e também a necessidade de gerir
o tempo gasto durante o teste faz do mecanismo Built-in-Self-Test (BIST)
um característica promissora a ser integrada no fluxo atual de
desenvolvimento de Circuitos Integrados (IC). Existem vários tipos de
BIST: Memories BIST, Logical BIST (LBIST) e também alguns
mecanismos usados para teste as partes analógicas do circuito. O LBIST
tradicional usa um hardware on-chip para gerar todos os padrões de teste
com um gerador pseudo aleatório (PRPG) e analisa a assinatura de saída
gerada por um registrador de assinatura de múltipla entradas (MISR).
Essa abordagem requer a inserção de pontos de teste extras or
armazenagem de informação fora do chip que tornará possível alcançar
uma cobertura de teste > 98%. Também a geração de todos os estímulos
de teste implica no sacrifício no tempo aplicação do teste, o qual pode ser
aceitável para pequenos sistemas executarem auto-teste durante a
inicialização do sistema mas pode tornasse um aspecto negativo quando
testando System-on-chip (SOC) ICs. O fluxo corrente de desenvolvimento
de um IC insere scan chains e gera automaticamente padrões de teste de
scan para alcançar uma alta cobertura para o teste de manufatura.
Técnicas de compressão de dados provaram ser muito úteis para reduzir
o custo de teste enquanto reduzem o volume de dados e o tempo de
aplicação dos testes. Esse trabalho propõe o reuso de padrões de teste
comprimidos usados durante o teste de manufatura para implementar um
LBIST com objetivo de testar o circuito quando ele já está em campo. O
mecanismo LBIST proposto objetiva descobrir defeitos que podem ocorrer
devido ao desgasto do circuito. Uma arquitetura e um fluxo de
desenvolvimento semi-automático do mecanísmo LBIST baseado em
padrões de teste de scan são propostos e validados usando um SoC real
como caso de teste | |
| dc.format | application/pdf | |
| dc.language | eng | |
| dc.publisher | Universidade Federal de Pernambuco | |
| dc.subject | LBIST | |
| dc.subject | SoC | |
| dc.subject | Test | |
| dc.subject | Compressed test patterns | |
| dc.subject | Self-test | |
| dc.title | A logic built-in self-test architecture that reuses manufacturing compressed scan test patterns | |
| dc.type | masterThesis | |
