Tesis
Implementação eficiente de algoritmo de compensação de não-linearidades em circuito integrado para comunicações ópticas de altas taxas = Integrated circuit efficient implementation of an algorithm for nonlinear compensation for high rate optical communication
Integrated circuit efficient implementation of an algorithm for nonlinear compensation for high rate optical communication
Registro en:
Autor
Ranzini, Stenio Magalhães, 1988-
Institución
Resumen
Orientador: Gustavo Fraidenraich Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação Resumo: Este trabalho implementa e analisa o desempenho do algoritmo de propagacao reversa digital (DBP) desde uma linguagem de alto nivel (MATLABR¿) ate a geracao dos arquivos necessarios para a criacao de um chip. Este processo foi feito atraves do fluxo de
circuito integrado de aplicacao especifica (ASIC). Para este fim, o algoritmo foi validado
experimentalmente atraves de uma transmissao de longa distancia com um sinal 32 GBd
PDM-16QAM. O algoritmo e otimizado para diferentes configuracoes do DBP considerando
dois nos tecnologicos CMOS: 16 nm e 28 nm. A complexidade do DBP e avaliada
por area e em termos do numero de estagios do DBP. E mostrado que para um ganho de
35% em alcance de transmissao, em comparacao com a compensacao linear, o tamanho
do DBP requerido e de 8,35 ....2 (2,89 mm x 2,89 mm) para a tecnologia de 28 nm e de
2,68 ....2 (1,64 mm x 1,64 mm) para a tecnologia de 16 nm. Neste caso, para apenas um
estagio do algoritmo, a area do DBP e apenas 16% maior que o estagio linear. Tambem
e visto que para uma transmissao de 1250 km, onde sao utilizados 25 estagios de DBP,
a area do chip resultante e de 90,82 ....2 (9,53 mm x 9,53 mm) para a tecnologia de 16
nm Abstract: This work implements and analyses the performance of digital back-propagation (DBP) algorithm from a high-level language (MATLABR¿) up to the required files to create a
chip. This process was performance by the ASIC (application specific integrated circuits)
flow. To this end, the algorithm was validated experimentally using a long-distance transmission with a 32 GBd PDM-16QAM signal. The algorithm is optimized for different
DBP configurations considering two technology CMOS nodes: 16 nm and 28 nm. The
complexity of DBP is assessed by area and in terms of DBP number of stages. It is shown
that for a gain of 35% in transmission range, compared to the linear compensation, the
size of the requested DBP is 8.35 ....2 (2.89 mm x 2.89 mm) for the 28 nm technology
and 2.68 ....2 (1.64 mm x 1.64 mm) for the 16 nm technology. In this case, for only one
stage of the algorithm, the area of the DBP is only 16% higher than the linear stage. It
is also shown that for a transmission reach of 1250 km, which contains 25 stages of DBP,
the resulting chip is 90.82 ....2 (9.53 mm x 9.53 mm) for the 16 nm technology Mestrado Telecomunicações e Telemática Mestre em Engenharia Elétrica