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Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología bicmos de 130 nm

Nuñez-López, Francisco J. (ITESO, 2018-07)

Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología bicmos de 130 nm

Nuñez-López, Francisco J. (ITESO, 2018-07)

Construcción de un generador aleatorio binario mediante combinación no lineal de LFSR

Montejano, Germán Antonio; García, Pablo; Farías, Andrés (2019)

LFSR characteristic polynomial and phase shifter computation for two-dimensional test set generation

Acevedo Patiño, Óscar; Kagaris D. (Institute of Electrical and Electronics Engineers Inc., 2017)

In built-in two-dimensional deterministic test pattern generation, a Linear Feedback Shift Register (LFSR) extended by phase shifters (PS) is commonly used for generating the test patterns. The specific LFSR/PS structure ...

Modelo optimizado del codificador Reed-Solomon (255,k) en VHDL a través de un LFSR paralelizado

Sandoval Ruiz, Cecilia E. (2013-03)

En esta investigación se presenta un modelo eficiente de codificador Reed Solomon RS(n,k), para su descripción usando VHDL (VHSIC hardware description language), bajo la filosofía de sistemas reconfigurables. El principal ...

Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología bicmos de 130 nm

Nuñez-López, Francisco J. (ITESO, 2019)

Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología bicmos de 130 nm

Nuñez-López, Francisco J. (ITESO, 2019)

Test Modules Design for a SerDes Chip in 130 nm CMOS technology

Limones-Mora, César F. (ITESO, 2016-07)

Test Modules Design for a SerDes Chip in 130 nm CMOS technology

Limones-Mora, César F. (ITESO, 2016-07)

Generador Binario Pseudoaleatorio Basado en la Combinación de Registros de Desplazamiento con Retroalimentación Lineal, mediante Suma Real con Acarreo

Farías, Andrés Francisco; Farías, Andrés Alejandro (2022)

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Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología bicmos de 130 nm

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Construcción de un generador aleatorio binario mediante combinación no lineal de LFSR

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Test Modules Design for a SerDes Chip in 130 nm CMOS technology

Test Modules Design for a SerDes Chip in 130 nm CMOS technology

Generador Binario Pseudoaleatorio Basado en la Combinación de Registros de Desplazamiento con Retroalimentación Lineal, mediante Suma Real con Acarreo