Domino CMOS circuits are widely used in high-performance very large scale integrated (VLSI) systems. The topology of domino circuits for high-speed operation, lower power consumption and robustness is of great importance in designing digital systems. The present paper proposes a low-power high-speed full adder circuit, which uses a new CMOS domino logic family based on magnetic tunnel junction (MTJ) elements and memristor in gate diffusion input (GDI) technique. In comparison with a static CMOS logic circuit, a dynamic logic circuit is of importance since it provides higher speed and requires fewer transistors. In comparison with the recently proposed circuits for dynamic logic styles, very low dynamic power consumption and less delay are the features of the proposed circuit. The problem with dynamic circuits is the lack of a stable output at different times, while the proposed circuit preserves the output value using memory elements such as MTJ and memristor during the clock cycle. The proposed technique shows a maximum power consumption of 0,317 µW in MTJ/memristor-based full adders. Moreover, the proposed technique shows a maximum delay of 0,35 ns. The proposed full adder is simulated, and its power dissipation and performance are analyzed using HSPICE in standard 7 nm CMOS technology.Los circuitos CMOS de Domino se utilizan ampliamente en sistemas integrados de gran escala (VLSI) de alto rendimiento. La topología de los circuitos dominó para operación de alta velocidad, menor consumo de energía y robustez es de gran importancia en el diseño de sistemas digitales. El presente artículo propone un circuito sumador completo de baja potencia y alta velocidad, que utiliza una nueva familia lógica de dominó CMOS basada en elementos de unión de túnel magnético (UTM) y memristor en la técnica de entrada de difusión de puerta (GDI). En comparación con un circuito lógico CMOS estático, un circuito lógico dinámico es importante ya que proporciona una mayor velocidad y requiere menos transistores. En comparación con los circuitos propuestos recientemente para estilos lógicos dinámicos, las características del circuito propuesto son un consumo de energía dinámica muy bajo y menos retardo. El problema con los circuitos dinámicos es la falta de una salida estable en diferentes momentos, mientras que el circuito propuesto conserva el valor de salida utilizando elementos de memoria como UTM y memristor durante el ciclo de reloj. La técnica propuesta muestra un consumo máximo de energía de 0,317 µW en sumadores completos basados en MTJ/Memristor. Además, la técnica propuesta muestra un retraso máximo de 0,35 ns. Se simula el sumador completo propuesto, y su disipación de potencia y rendimiento se analizan utilizando HSPICE en tecnología CMOS estándar de 7 nm.