bachelorThesis
Perpendicular STT-MTJs with Double Reference Layers and its Application to Downscaled Memory Cells
Registro en:
Tesis (Magíster en Nanoelectrónica), Universidad San Francisco de Quito, Colegio de Posgrados; Quito, Ecuador, 2019
Autor
Garzón Córdova, Esteban José
Institución
Resumen
Chip design presents problems due to scaling as the technology node reaches to
the physical limits. The roadmap to 7nm technology node and beyond is already traced
and overcome the problems in power and energy dissipation have become a
fundamental part in the chip design... El diseño del chip presenta problemas debido al escalamiento de dispositivos a
medida que el nodo tecnológico llega a sus límites físicos. La ruta para el desarrollo de
nodos de 7nm en adelante se ha trazado, y superar los problemas de potencia y
disipación de energía se ha convertido una parte fundamental para el diseño de chips...