La reducción de la tasa de muestreo de una señal digital se conoce como decimación. Este proceso introduce aliasing si la señal original no tiene un ancho de banda limitado. Por lo tanto, es necesario acotar la señal de entrada usando un filtro pasa-bajas antes de disminuir su frecuencia de muestreo. En la literatura, este filtro es llamado filtro anti-aliasing o decimador. Generalmente, las especificaciones en su diseño son rigurosas, lo que provoca el inconveniente de requerir en su implementación, una estructura compleja con un alto consumo de hardware y potencia. Una manera eficiente de realizar este proceso consiste en dividir el filtrado en varias etapas. En este trabajo se estudian las características del filtro decimador más popular conocido como comb. Se dan a conocer las razones que hacen a este filtro ideal para ser usado en las primeras etapas del proceso de decimación. También, se exponen las desventajas que presenta su respuesta en magnitud, las cuales, han motivado la necesidad de desarrollar métodos de diseño que mejoren dicha característica. Posteriormente, se revisan las diversas técnicas que dan solución a las limitantes del filtro comb. Considerando todo lo anterior, en este trabajo se presenta una propuesta para el diseño de filtros decimadores no recursivos basados en filtros comb. Estos poseen características en magnitud mejoradas. En el diseño de su estructura, se incluye el uso de un filtro compensador y se introduce un filtro coseno rotado. Este método es aplicable cuando factor de decimación puede ser expresado como potencia de dos. Su funcionamiento es ilustrado a través de ejemplos, y se realizan comparaciones con otros métodos existentes. Finalmente, se expone la metodología usada para la descripción en VHDL y posterior implementación en FPGA de los filtros propuestos. La comprobación de su correcto diseño se lleva a cabo por medio de simulaciones, y los recursos requeridos en su implementación son dados a conocer.