info:eu-repo/semantics/masterThesis
Graphical framework for automatic generation of custom UVM testbenches in SystemVerilog applied for the validation of a SerDes DUT
Fecha
2021-02Registro en:
Rivas-Villegas, R.; Limones-Mora, C. F. (2021). Graphical framework for automatic generation of custom UVM testbenches in SystemVerilog applied for the validation of a SerDes DUT. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
Autor
Rivas-Villegas, Rogelio
Limones-Mora, César F.